Virtex-II FPGAでLVDS信号をデバッグ - Xilinx

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Virtex-II FPGAでLVDS信号をデバッグ
Sandra Poehlmann / Industry Marketing Engineer, Agilent Technologies社 [email protected]
[email protected][email protected]で検証する必要があります。
複雑で高性能なFPGAデザインをデバッグするのに困難を伴う
セットアップ/ホールド時間の自動調整
場合があります。シングルエンド信号により、複雑なデバイスの
データ転送速度の向上に伴って、データ・バリッド期間が短縮
すべての入出力ラインにロジック・アナライザを接続してデータ
されるという問題も発生します。測定の信頼性を高めるには、ロ
を収集することにより、システムの検証や問題原因の追及が可能
ジック・アナライザのセットアップ/ホールド時間の合計を、捕捉
です。しかし今日、高速デザインの多くは、LVDSなどの差動信
する信号のデータ・バリッド期間より短くしなければなりません。
号を使用することにより、スイッチング・ノイズやクロストーク・
16760Aのセットアップ/ホールド時間は500ピコ秒と短いため、
ノイズを最小限に抑え、1ギガビット/秒以上のデータ転送速度を
超高速バスのデータ・バリッド期間の要件を満たしています。
実現しています。Virtex-II FPGAファミリは、すべての入出力ピ
ン上にLVDS機能を塔載しています。
Agilent社独自のアイ・ファインダ(Eye Finder)技術は、10 ps
の解像度で各ロジック・アナライザ・チャネルのセットアップ/
ホールド時間を自動的に調整します。このため、手動の調整なし
Agilent社のソリューション
で、1.25Gbpsの速度で正確な状態測定を行うことができます。
差動信号をデバッグする場合、差動信号をどのようにロジッ
このような自動化により、手作業による煩雑な調整作業が不要に
ク・アナライザに接続するかが問題となります。Agilent社のアプ
なるだけでなく、誤ったデータを捕捉して時間を費やすことのな
ローチでは、FPGAのLVDS信号に直接アナライザを接続できま
いようにロジック・アナライザを最適化することが可能です。さ
す。Agilent 16700シリーズ・ロジック・アナライザのAgilent
らに、システムの温度や電圧が変化した場合や別のシステムに移
16760Aステート/タイミング解析モジュールにより、最小入力
行した際に、アイ・ファインダを使用してロジック・アナライザ
振幅200 mV p-p、最大速度1.25 Gbpsの差動信号を直接捕捉す
を即座に最適化し、データ精度を維持することができます。
ることができます。このモジュールは最大800 Mbpsの速度で状
態解析を実行し、ハーフ・チャネル・モードでは1.25 Gbpsで動
図1
差動コネクタ
作します。メモリ深度は64 MBで、セットアップ/ホールド時間
は500ピコ秒です。各モジュールごとに34または17本(時間タ
グを使用する場合)のチャネルがあります。1つのタイム・ベース
とトリガーで最大170本のチャネルが動作可能です。
16700シリーズ・ロッジク・アナライザには、捕捉したデータ
を解析するためのツールが多数用意されています。たとえば、
Agilent B4640B Data Communications Tool Setは多くのプ
ロトコル解析機能を備えています。このツールには、システム・
レベルの複雑な問題を検知可能な高度な抽象化データ表示機能と
強力な時間相関機能があります。
低容量プローブ
LVDSを直接解析するためには、プローブをシステムに組み込
む必要があります。Agilent社のアナライザは図1に示すように、
シングルエンド信号
組合せコネクタがボード上に配置され、ロジック・アナライザの
従来のASICや他のプロトタイプにインターフェイスするのに、
プローブがこれらのコネクタに直接接続されています。非常に高
シングルエンド信号を使用したほうが簡単な場合があります。
速な場合、容量性負荷が非常に重要となります。容量の大きいプ
Virtex-II FPGAにより、差動信号用デザインを作成し、I/Oピンを
ローブを使用した場合、スルーレートが低減し、回路内のクリ
シングルエンドI/O規格に合うように設定できます。フルスピード
ティカルなタイミングが変化するだけでなく、反射が発生します。
で検証する必要がある場合は、同じピン出力でFPGAをLVDS I/O
16760A用のプローブの場合、コネクタを含めたプローブ先端
規格用にリ・コンフィギュレーションすることができます。すな
の容量はわずか1.5pFです。これらの高集積コネクタは、すべて
わち、開発ソフトウェアが差動ペアのNチャネルに対する隣接ピン
の信号ピン・ペアの間に接地ピンを設けることで、高速動作時に
を自動的に設定します。16760Aはシングルエンド信号を解析し
チャネル間を正しく隔離して、信頼性の高い信号捕捉を実現して
た後、Virtex-II FPGAのLVDS解析用に変換することができます。
います。
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結 論
差動信号を使用する高性能システムのデバッグ作業は、Agilent
社の16760Aステート/タイミング解析モジュールによって非常
に容易に行うことができます。
Agilent社の製品についての詳細は、
www.agilent.com/find/fastpacketを参照してください。
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