ITRS 2001 - JEITA半導体部会

ITRS 2001 A&P
ITRS 2001 Assembly and
Packaging
∼複合化技術も新基軸に∼
(微細接合、配線技術と共に)
STRJ 専門部会WG7
Work-In-Progress, Don’t Publish
宇都宮 久修
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STRJ WS 2001
STRJ WG7(
(実装)メンバー
ITRS 2001 A&P
主査 浜野清治 (富士通) ・・ITRS/A&P
ITWG
主査 浜野清治 (富士通) ・・
副主査 藤本博昭 (松下電器) ・・ ESH SWG WG7代表
代表
委員 春田 亮 (日立)
春日壽夫 (NEC)
)
春日壽夫 (
高橋邦明 (東芝)
高橋邦明 (東芝)
柴田和孝 (ローム) ・・配線実装SWG
WG7代表
代表
柴田和孝 (ローム) ・・配線実装
同SWG
Co-Leader
同
WG7代表
代表
上田茂樹 (ローム) ・・ 配線実装SWG
配線実装
佐藤知稔 (ASET)
)
佐藤知稔 (
特別委員 須賀唯知 (東京大学)
特別委員 宇都宮久修 (JIEP:
:ICT)
) ITRS/A&P ITWG
栗原正英 ) 栗原正英 (JPCA) 及川淳一 (SEAJ:
:カイジョー) SEAJ代表
代表
久保祐一 :東京精密) 久保祐一 (SEAJ:
東京精密) Work-In-Progress, Don’t Publish
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STRJ WS 2001
ITRS 2001 Assembly and Packaging報告
報告
ITRS 2001 A&P
∼複合化技術も新基軸に∼
(微細接合、配線技術と共に)
STRJ 専門部会WG7
専門部会
W ITRS2001 A&Pハイライト
1.スコープの拡大
¾ MEMS、オプトエレクトロニクスパッケージ技術
¾ 受動部品内蔵技術
2.技術要求事項の見直し、対応
¾ ハイパフォーマンスデバイスの最大チップサイズ、消費電力、コア電圧
※ I/Oパッドピッチ、パッド数、ピン数
※ I/Oパッドピッチ、パッド数、ピン数
3.解決候補検討の掘り下げ
¾ ボンディングピッチの微細化目標見直し
¾ SiPバリエーションの拡充
4.クロスカットニーズの課題再確認
¾ デザイン、ESH、モデリング、テスト
Work-In-Progress, Don’t Publish
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STRJ WS 2001
ITRS 2001 A&P
2001年活動状況
年活動状況
1.STRJ関連
関連
1.
1)配線・実装クロスカット
□ 設計TF、
1(設計)、
2(試験)、
4(配線)
設計 、WG1(
1(設計)、WG2(
設計)、
2(試験)、WG4(
試験)、
4(配線)
とのクロスカット活動
□ SoCグルーバル配線層の実装基板代替技術
グルーバル配線層の実装基板代替技術
2)ESHクロスカット
クロスカット
2)
□ WG9(
(ESH)
)とのクロスカット活動
□ 実装における材料、化学薬品の調査協力
2.ITRS関連
関連
2.
1)ITRS 2001年版作成
年版作成
1)
2)ITRS 2001年版和訳作成
年版和訳作成
2)
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STRJ WS 2001
ITRS A&P関連組織
関連組織 欧州
ITRS 2001 A&P
IZM Institut Zuverlässigkeit und Mikrointegration
EECA
東大
The university of Tokyo
ASET Association of Super-Advanced Electronics Technology
韓国
日本
KSIA
JEITA/STRJ
JIEP
Japan Institute of Electronics Packaging
SEAJ
Semiconductor Equipment Association of Japan
JPCA Japan Printed Circuit Association
台湾
TSIA
オブザーバ
シンガポール
米国
NEMI
National Electronics Manufacturing Initiative
SIA
IPC
IPC-Association Connecting Electronics Industries
IME
Institute of Microelectronics
IMRE
Institute of Materials Research & Engineering
GINTIC GINTIC-Institute of Manufacturing Technology
■ 2001年 シンガポールがオブザーバとして参加
年 シンガポールがオブザーバとして参加
■ Work-In-Progress, Don’t Publish
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STRJ WS 2001
ITRS 2001 A&P
スコープの拡大
ITRS
C-MOS LSI Technology
Design
Test
FEP
ICT
Lith
PDIS
FI
ESH
Met
DR
M&S
Jisso
A&P
LSI
アセンブリ
PWB
アセンブリ
パッケージ構造
パッケージ基板
マザーボード
Crosscut
拡大
受動部品内蔵基板
Discrete
アセンブリ
MEMS
パッケージ構造
半導体・電子デバイス
Opto
Work-In-Progress, Don’t Publish
Discrete
部品(Passive
Component)
部品(
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電子部品
STRJ WS 2001
ロードマップ検討対象(製品カテゴリー、技術要求、解決候補)ITRS 2001 A&P
----
Y
Y
Y
---- ---- ---- ----
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
----
Y
Y
Y
---- ---- ---- ----
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
----
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
----
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
----
Y
Y
Y
---- ---- ---- ----
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
---- ----
Y
Y
---- ---- ---- ----
Line s pac ing
Y
Line w idth
P inc ount(pos s ible)
Y
Arrey s iz e
B all P itc h
Y
P ad s iz e
Flip C hip(P eripheral)
Y
R ow ac c es s ed
Flip C hip(Area)
Y
Line s pac ing
O perating Tem p.
Y
Line w idth
Junc tion Tem p.
Y
P ad S iz e
C hip to B oard/P er. B us
B allc ount(w ith row c ount)
O n C hip Frequenc y
Y
B all P itc h
O verall P ac kage P rofile
Y
T.A.B .
P ac kage P inc ount
Y
W ire B ond
C ore Voltage
Flip Chip Top Side
P ow er
Low Cost
<$300 Consumer Product
MCU, Disk Driver
Hand Held
<$1000 battery product
mobil, telecom
Cost Performance
<$3000 notebook
Desk TopPC
High Performance
>$3000 High-end WS
Server, Super Comp
Harsh
Under-the- Hood,
hostile environments
Memory
Potential Solution
FBGA
CSP
P.W.B.
BGA
Package
C hip S iz e
Product Category
Chip to Package
Interconnect
C os t per P in
Technical Requirements
DRAMs, SRAMs
Y : 検討対象
'---- : 検討対象外
空白 : 共通
ITRS ’01 見直し注目事項: 見直し注目事項: Work-In-Progress, Don’t Publish
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STRJ WS 2001
ITRS 2001 ディフィカルトチャレンジ(短中期)
困難なチャレンジ ≧
年まで
困難なチャレンジ ≧65nm/2007年まで
ITRS 2001 A&P
問題点のまとめ
有機サブストレートの改善
• 鉛フリーはんだ工程に対応したガラス転位点温度
鉛フリーはんだ工程に対応したガラス転位点温度
• 低コストでの配線能力
低コストでの配線能力
• 寸法制御とより低い誘電損失への改善
寸法制御とより低い誘電損失への改善
• 低コストの受動素子内蔵化と高周波対応
低コストの受動素子内蔵化と高周波対応
• 高温度処理
高温度処理
有機基板におけるフリップチップの
アンダーフィルの改善
• 流動性、早い吐出
流動性、早い吐出/硬化、より良い界面接着性、低吸湿性への改善
流動性、早い吐出 硬化、より良い界面接着性、低吸湿性への改善
• 自動車用の液体吐出アンダーフィルの高温処理範囲(
自動車用の液体吐出アンダーフィルの高温処理範囲(170℃)
℃)
自動車用の液体吐出アンダーフィルの高温処理範囲(
• 接着性、小フィラーサイズの改善とモールドタイプアンダー
フィルの流動性の改善
チップ、パッケージおよびサブストレー
トの複雑さを処理するための設計ツール
とシミュレーターの整合
• ミックスド・シグナル相互設計とシミュレーション環境
ミックスド・シグナル相互設計とシミュレーション環境
• 遷移熱解析の高速分析ツールと統合熱機械的分析
遷移熱解析の高速分析ツールと統合熱機械的分析
• 電気的(電力妨害、
電気的(電力妨害、EMI、
、高周波時の信号完全性、
電気的(電力妨害、
低電圧スイッチング)
• 商業的
商業的EDA供給業者の支援
供給業者の支援
商業的
銅配線/Low
kのパッケージングへの
のパッケージングへの
銅配線
インパクト
• 銅への直接ワイヤボンディングまたはバンプ
銅への直接ワイヤボンディングまたはバンプ
• 低比誘電率の完全性を保証するためのバンプとアンダーフィル技術
低比誘電率の完全性を保証するためのバンプとアンダーフィル技術
• 誘電体の機械的強度の改善
誘電体の機械的強度の改善
• 境界面の接着力
境界面の接着力
鉛、アンチモンとブロムフリーの
パッケージ材料
• 低コスト材料と高リフロー温度を含む新規要求に見合った工程
低コスト材料と高リフロー温度を含む新規要求に見合った工程
• 温度サイクル(ストレスと湿度)での信頼性
温度サイクル(ストレスと湿度)での信頼性
¾有機サブストレートの改善に受動素子内蔵化を追加
有機サブストレートの改善に受動素子内蔵化を追加
¾ 鉛、ブロムフリーを追加
¾ フリップチップアンダーフィルの改善は、’97
フリップチップアンダーフィルの改善は、 97からの継続課題
97からの継続課題
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STRJ WS 2001
ITRS 2001 ディフィカルトチャレンジ(長期)
ディフィカルトチャレンジ(長期)
困難なチャレンジ <65
年以降
困難なチャレンジ < nm/2007年以降
ITRS 2001 A&P
問題点まとめ
ダイコストを大きく上回るかも知れない
パッケージコスト
ダイコストは低下が続いており、一方パッケージコストは増
加している。しかしパッケージングにおける研究投資は、短期
においては減少している。
小型、高パッド数:高周波数ダイ
• 50ミクロン以下のアレイ
ミクロン以下のアレイI/Oピッチ
ミクロン以下のアレイ ピッチ
• 20ライン
ライン/mm以上に供する基板配線密度
以上に供する基板配線密度
ライン
• 低損失誘電体
低損失誘電体
• 10GHz以上での表皮効果
以上での表皮効果
サブストレート技術とチップのギャップの
接近
シリコン(シリコンI/O密度のプリント回路より早い増加)に
シリコン(シリコン 密度のプリント回路より早い増加)に
比例したインターコネクト密度
集積回路、受動素子およびサブストレート
のシステムレベルの設計能力
• システム設計の仕切り分けと多数の会社にわたる製造は性能、
システム設計の仕切り分けと多数の会社にわたる製造は性能、
信頼性と複雑なシステムのコストに対し要求される最適化を非
常に困難するであろう。
• この情報を移動する機構と共に情報の型式と情報の質の管理
この情報を移動する機構と共に情報の型式と情報の質の管理
に対する複合化された基準が要求されるであろう。
¾ 高周波用小型サイズ、高パッドデバイスを追加
¾ システムレベルの設計能力に受動素子も追加
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STRJ WS 2001
ITRS 2001 A&P
技術要求-1(チップサイズ)
技術要求 (チップサイズ)
High performance
Cost performance
Handheld
1000
チップサイズ (mm2)
NTRS ‘94
NTRS ‘97
ITRS ’99
ITRS ‘01
100
95
97
99
01
04
07
10
13
16
Year
• High Performanceのチップサイズ制約 のチップサイズ制約 ⇒
のチップサイズ制約 ⇒310mm2 が上限に
※パッド ピッチ(フリップチップ)の見直しが必要になる。
ピッチ(フリップチップ の見直しが必要になる。
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STRJ WS 2001
技術要求-2
技術要求 (パワー、コア電圧)
ITRS 2001 A&P
(ハイパフォーマンス:フリップチップ接合
ハイパフォーマンス:フリップチップ接合)
ハイパフォーマンス:フリップチップ接合
電源パッド数(パワー&グランド)
パワー [W]
電流 [A]
電流制限
80mA
10000
150mA
1000
電源電流
コア電圧
1
パワー
パワー @‘99
100
01
04
07
10
13
V]
コア電圧 [V
パッド数
• 主に 中央部のパッド
(バンプ)が電源供給
関連に使用
0.1
16
年
• パワー増加とコア電圧低下で電源電流の増加が加速
• フリップチップバンプの電源/グランドパッド数 フリップチップバンプの電源 グランドパッド数 5k以上@
グランドパッド数 以上@ ’01 • バンプのエレクトロマイグレーション電流制限特性で更に多パッド化
• パッド数の確保⇒
パッド数の確保⇒バンプピッチの微細化見直し
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STRJ WS 2001
ITRS 2001 A&P
技術要求-3(パッケージピン数)
技術要求 (パッケージピン数)
High performance
6000
Cost performance
Handheld
5000
NTRS ‘94
ピン数
4000
NTRS ‘97
ITRS ’99
ITRS ‘01
3000
2000
1000
95
97
99
01
04
07
10
13
16
Year
• High Performance 下方修正 →チップサイズの上限引き下げ
チップサイズの上限引き下げ
• Cost Performanceの
の最大ピン数はHigh
Performanceに
に並ぶ
最大ピン数は
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STRJ WS 2001
Chip Pad Pitch (μ
μm)
チップーパッケージ接合
(ボールボンディング・ピッチ
ボールボンディング・ピッチ)
ボールボンディング・ピッチ
ITRS 2001 A&P
• ワイヤーボンダー状況
デモ装置
100
35µ
µm @July ‘00
NTRS ‘94
25µ
µm@July ‘01
80
60
ITRS ‘99
40
NTRS ‘97
SEAJ ‘00
20
ITRS ‘01
95
97
99
01
04
07
10
Year
13
16
• ワイヤーボンディングの狭ピッチ化の加速 20μ
μm @‘05 (’99年版
年版 40μ
μm)
• 日本 SEAJ 35μ
μm@ ’05 20μ
[email protected] 3∼
∼5年遅れ
年遅れ
→ 繰返し位置精度、動作速度が課題
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STRJ WS 2001
チップーパッケージ接合
80
100
130
150
チップパッド数
10000
Flip Chip Pitch [μ
μm]
(チップパッド数--ポテンシャル)
チップパッド数 ポテンシャル)
200
ITRS 2001 A&P
250
20
40
50
70
1000
Wire Bond
Pitch [μ
μm]
Chip Size Limit
(17.6mmSQ=310mm2)
100
20
10
チップサイズ(mm)
チップサイズ
• チップシュリンク+多ピン化対応
• Flip Chip 250µ
µm Pitchとのトレードオフ
とのトレードオフ
• ワイヤー長増加で、電気特性に留意要 → 基板の微細化も同時に必要
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STRJ WS 2001
ディフィカルトチャレンジ ディフィカルトチャレンジ (ワイヤーボンディング)
ITRS 2001 A&P
¾ 銅配線
銅配線/Low
κ膜のインパクト (短中期)
短中期)
銅配線
<ワイヤー接合での問題点>
' 銅への直接ワイヤボンディング
銅への直接ワイヤボンディング
' 誘電体の機械的強度の改善
誘電体の機械的強度の改善
• Alパッドから
パッドからCuパッド、
κ 膜化と20μ
狭ピッチ化
パッドから パッド、Low
パッド、
膜化と μm狭ピッチ化
が同時進行 が同時進行 ⇒ Cuパッド表面処理、ボンディングワイヤー、
⇒ パッド表面処理、ボンディングワイヤー、 Low
κ膜へのダメージ抑止ボンディング方式の技術確立。
• Test Probe跡の
跡の影響度
跡の影響度
微細ピッチ化(パッドサイズ微小化)でボンディング接合性への影響度
増加
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STRJ WS 2001
ITRS 2001 A&P
Alパッドから
パッドからCuパッドへの対応技術
パッドから パッドへの対応技術
Cuパッドボンディングのソリューション
Cuベアパッド
Cuベアパッド
組立プロセスまでの過程での
組立プロセスまでの過程での
パッド表面の酸化
パッド表面の酸化
がボンディング性の低下を招く
がボンディング性の低下を招く
パッド表面の
酸化防止あり
パッド表面の
酸化防止なし
ウエハレベル
金属薄膜処理
絶縁薄膜処理
1)Al薄膜処理
2)Au・Niメッキ
※1 米国K&S社が提唱
OP2
(Oxide Prevention Process)
パッド表面の
酸化膜除去
チップレベル
Al、Ni/Au面
へのボンディング
ウエッジボンディング
Cuベア面
へのボンディング
プラズマエッチング他
ボールボンディング
Auワイヤ
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Cuワイヤ
ワイヤ
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STRJ WS 2001
ITRS 2001 A&P
チップーパッケージ接合(フリップチップボンディング・ピッチ)
240
NTRS ‘97
チップパッドピッチ (µ
µm)
220
200
ITRS ‘99
180
160
140
120
100
ITRS ’01
NTRS ‘94
80
60
SEAJ ‘00
40
20
95
97
99
01
04
07
10
13
16
Year
• ’01年は、’99より微細化見直し
⇒チップサイズの制限(17.6 mm SQ. Max.)
⇒High-Endの電源電流の増加
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STRJ WS 2001
ITRS 2001 A&P
フリップチップ基板
(表層配線パターン)
(Top Side Wiring)
配線ピッチ [μ
μm]
60
3 lin
es/2
50
パッ
ドピ
ッチ
row
s-1
120
100
80
40
5 line
s/3 ro
w
30
s-1
20
10
01
04
07
3 lines/4
rows
10
13
パッドピッチ [μ
μm]
140
70
3 lines/2 rows-1 depopulation
配線ピッ
チ
5 lines/3 rows-1 depopulation
16
3 lines/4 rows
Year
• Organic Buildup技術 Semi-Additive法で対応
• 薄膜技術併用で高精度、微細配線化も
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パッドピッチ
STRJ WS 2001
有機フリップチップ基板
(微細配線技術)
サブトラクティブ法
ITRS 2001 A&P
セミアディティブ法
Catalyst, Electroless Cu Plating
Catalyst, Electroless Cu Plating
Electrolytic Cu Plating
Plating Resist Formation, Exposure
Plating Resist Formation, Exposure
Development
Development
Etching, Removing Resist
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Electrolytic Cu Plating
Removing Resist, Soft Etching
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STRJ WS 2001
有機フリップチップ基板(微細配線技術)
サブトラクティブ法
50µm Pitch
L/S=25/25
40µm Pitch
L/S=20/20
ITRS 2001 A&P
30µm Pitch
L/S=15/15
セミアディティブ法
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STRJ WS 2001
ITRS 2001 A&P
ディフィカルトチャレンジ(フリップチップボンディング)
¾ 有機サブストレートの改善
(短中期)
' 鉛フリーはんだ工程に対応したガラス転位点温度
鉛フリーはんだ工程に対応したガラス転位点温度
' 低コストでの配線能力
低コストでの配線能力
' 寸法制御とより低い誘電損失の改善
寸法制御とより低い誘電損失の改善
' 低コストの受動素子内蔵化と高周波対応
低コストの受動素子内蔵化と高周波対応
' 高温度処理での低ソリ化、平坦性の改善
高温度処理での低ソリ化、平坦性の改善
' 低吸湿率
低吸湿率
¾ 有機基板におけるフリップチップのアンダーフィルの改善
(短中期)
' 流動性、早い吐出
流動性、早い吐出/硬化、より良い界面接着性、低吸湿性の改善
流動性、早い吐出 硬化、より良い界面接着性、低吸湿性の改善
' 自動車用の液体吐出アンダーフィルの高温処理範囲(
自動車用の液体吐出アンダーフィルの高温処理範囲(170℃)
自動車用の液体吐出アンダーフィルの高温処理範囲( ℃)
' 接着性、小フィラーサイズの改善とモールドタイプアンダーフ
ィルの流動性の改善
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STRJ WS 2001
ITRS 2001 A&P
MEMSパッケージ
パッケージ (バリエーション)
¾ 分類例
¾ アプリケーション例
Micro Relay
Micro Phone
Accelometer
Micro Bolometer
Micro PCR
Source: IME/Singapore
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STRJ WS 2001
MEMSパッケージ
パッケージ (技術要求)
ITRS 2001 A&P
¾ 電気信号保全、機械的保持、熱管理及び化学的・生物学的環境への対応
¾ パッケージ内部に不活性ガス充填する真空必要 ⇒
パッケージ内部に不活性ガス充填する真空必要 ⇒キャビティ構造、気密封止
¾ 多ピン・超微細パッドピッチパッケージは不要
¾ CADパッケージ設計に、
パッケージ設計に、MEMSのユニークな設計にも対応するべく開発が必要
のユニークな設計にも対応するべく開発が必要
パッケージ設計に、
Source: IME
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STRJ WS 2001
オプトエレクトロニクス・パッケージ(バリエーション)ITRS 2001 A&P
¾ 分類例
1.電子的パッケージング
(マルチチップパッケージングの特別なケース
マルチチップパッケージングの特別なケース)
マルチチップパッケージングの特別なケース
• 高速なデータ転送速度、変換された光信号の信号レベルが非常に低い。
• マルチチップモジュールよりも一般的にI/O数は低く、ダイサイズは小さい。
マルチチップモジュールよりも一般的に 数は低く、ダイサイズは小さい。
2.モジュールの中への光部品(光学機能)の実装
• 受動素子: 回析格子、フィルタ、スプッリタ等
• 能動素子: レーザー、変調器、デテクターと増幅器、スイッチと減衰器等
Collimating Lens
Focusing Lens
Focusing Lens
Collimating Lens
Source
Fibre
Optical Component
Optical Bench
Package
Source: IME/Singapore
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STRJ WS 2001
Optoelectronicsの
のキーとなる事項
ITRS 2001 A&P
¾ 機械的要求:光路のアライメント(位置合せ)、精度の維持
⇒ トランスミッター(レーザー)アライメント公差は、10μ
トランスミッター(レーザー)アライメント公差は、 μmオーダー
光学的導波路の汚染防止
⇒ ハーメッチックパッケージングの採用
¾ 材料要求 :サーモメカニカル効果及び、材料間の相互作用
⇒ Al、
、GaAs、
、InP、
、ポリマー、SiGe等、
等、Si以外の基板を含む
ポリマー、
等、 以外の基板を含む
※ 熱的安定性、屈折率、光デバイス、光材料のアセンブリ精度
※ 熱的安定性、屈折率、光デバイス、光材料のアセンブリ精度
¾ 熱管理要求: 電気に対応するものよりも厳格である。
⇒ 温度に敏感なパラメーター(波長)への対応
(レーザーダイオード、フォトダイオード、光導波路、ファイバー
レーザーダイオード、フォトダイオード、光導波路、ファイバー)
レーザーダイオード、フォトダイオード、光導波路、ファイバー
⇒ コンポーネントの異なった膨張率はアライメントに影響
¾デザイン: 統合されたデザイン能力が必要
デザイン: 統合されたデザイン能力が必要
※ パッケージシステムが要求する電気的、熱的及び機械的を包括した
デザインシステムが必要
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STRJ WS 2001
ITRS 2001 A&P
複合化・内蔵化への動き
¾ 受動部品は単体チップの微小化から複合化、基板内蔵化方向へ
¾ 配線板はビルドアップ多層、微細構造から受動・
配線板はビルドアップ多層、微細構造から受動・能動部品内蔵化方向へ
受動部品の複合化方向
(a)単体チップ部品
a)単体チップ部品
(村田製作所)
(b)アレイ型
b)アレイ型
チップ部品
(c)受動部品内蔵型モジュール c)受動部品内蔵型モジュール 配線板への部品内蔵化方向
内蔵C
内蔵R
内蔵L
(f)受動
f)受動・
受動・能動部品内蔵型モジュール基板
内蔵困難な部品類
(d)ビルドアップ多層基板
d)ビルドアップ多層基板
(e)受動部品内蔵型多層
e)受動部品内蔵型多層基板
受動部品内蔵型多層基板
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STRJ WS 2001
ITRS 2001 A&P
LSI、
、部品複合、内蔵化構造例
¾LSIパッケージ基板への部品の埋込み、内蔵化
パッケージ基板への部品の埋込み、内蔵化
チップ部品を基板の溝内に実装した例
(イビデン)
イビデン)
デカップリングコンデンサを内蔵した樹脂基板構造 (Georgia
Tech.)
)
(
¾LSIの3次元化、部品との複合化
の3次元化、部品との複合化
(a)ICチップの2次元実装
チップの2次元実装
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(b
b)ICチップの3次元
チップの3次元)実装
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(c)受動・
(c)受動・能動部品の3次元実装
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内蔵化構造例 (キャパシタ)
¾ ディスクリート部品実装と基板内蔵の比較例
ITRS 2001 A&P
VCC Plane
VCC Plane
GND Plane
GND Plane
Discrete Capacitor
Buried
Capacitor
(基板内蔵)
(表面実装)
パラスティックインピーダンスが排除される
Resonant Discrete vs Nonresonant Plane
Z
Ideal Plane
Capacitor
3
Discrete
Noisy at Higher
Frequencies
2
1
Capacitor
Quietest
Frequency
(Resonance)
Typ.
0.1 µ F & 3nH
Remains Quiet
0
0
10
20
30
40
50
60
70
80
Frequency (MHz)
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ITRS 2001 A&P
複合化・内蔵基板の例
¾ 内蔵基板の例
DCA基板
基板
Outer Layer
Inner Layer
BGA
パッケージ
Source: Ohmega Technology
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ITRS 2001 A&P
複合化・内蔵基板の例
Source: Ohmega Technology
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内蔵キャパシタの開発状況-1
内蔵キャパシタの開発状況
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STRJ WS 2001
内蔵抵抗・キャパシタの開発状況-2
内蔵抵抗・キャパシタの開発状況
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内蔵抵抗・キャパシタの開発状況-3
内蔵抵抗・キャパシタの開発状況
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内蔵抵抗・キャパシタの開発状況-4
内蔵抵抗・キャパシタの開発状況
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内蔵キャパシタによるノイズ削減効果の比較
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内蔵キャパシタによる電源層電圧変動比較
ITRS 2001 A&P
Cross section of
the novel material
Source: Joel Peiffer, PC FAB
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SiP(System-in-a-Package)の発展
の発展
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ITRSにおけるSiPの定義を制定
¾SiPの新しい定義
• シングルチップパッケージに
受動部品を加えたものから、
複数のチップや積層チップを、
サブシステム機能ブロックを実現するために
必要な全ての受動部品とともに
一つのパッケージに搭載することまで含む。
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ITRS 2001 A&P
SiPパッケージ技術の概念
パッケージ技術の概念
' GaAs、
、GeSiや
やSiなど材質の異なるチップや
など材質の異なるチップや、
など材質の異なるチップや、ロジック、メモリ、RF、
ロジック、メモリ、 、
アナログやデジタルなど機能の異なるチップを、複数のチップや
積層チップを同じパッケージの中に搭載。
' 0.10‐
‐0.13μ
μmのサブミクロンからミクロン領域の異なるプロセス世代
のサブミクロンからミクロン領域の異なるプロセス世代
のチップを、最適なコストで同一のパッケージに搭載。
⇒ コスト低減や性能向上のために、最新のチップ技術の使用が可能。
⇒ コスト低減や性能向上のために、最新のチップ技術の使用が可能。
'MEMSや光学部品などの他の技術を同じ
や光学部品などの他の技術を同じSiPに搭載。
や光学部品などの他の技術を同じ に搭載。
' チップをパッケージに接続する技術として、ワイヤボンディング、
フリップチップやTABなどを使用することが可能。
などを使用することが可能。
フリップチップや
'受動部品、アンテナ、フィルタ、ヒートシンク、共振器、コネクタや
受動部品、アンテナ、フィルタ、ヒートシンク、共振器、コネクタや
シールドなどの部品も同じパッケージに混載することが可能。
' 最新のチップ機能を用いることによりOEM製品を容易に変更
最新のチップ機能を用いることにより
製品を容易に変更
または格上げすることができ、変更のサイクルタイムを短縮。
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クロスカット・ニーズ
設計
¾ チップとパッケージの調和設計、設計プロセスの統合化
・ 短期的:電気的、熱的、機械的、幾何学的なデータを交換し、性能や
・ 短期的:電気的、熱的、機械的、幾何学的なデータを交換し、性能や
信頼性を評価。
・ 長期的:100nm以下のノード
以下のノード
・ 長期的:
デバイス構造が電気的環境、機械的ストレス、熱遷移のわずかな変化に敏感。
パッケージとチップのリアルタイムシミュレーションの高精度化。
E.S.H.
¾ 鉛はんだの削減、ハロゲンフリーの
鉛はんだの削減、ハロゲンフリーのPWB材料の一般的な要求
材料の一般的な要求
鉛はんだの削減、ハロゲンフリーの
コストや様々な複雑性が障害となり、数年遅れている。
コストや様々な複雑性が障害となり、数年遅れている。
市場はいまや2002年中に最初の製品を出すための積極的な動きを展開。
年中に最初の製品を出すための積極的な動きを展開。
市場はいまや
パッケージング業界が、この製品出荷へ多大な働きかけを展開。
パッケージング業界が、この製品出荷へ多大な働きかけを展開。
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モデリングおよびシミュレーション
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¾ デバイスが新世代のCu-low
デバイスが新世代の
k 配線、高パワー、低電圧システム・オン・ア・
チップ構造を採用するためのコスト効果のある対応
低機械的強度、低熱伝導度なLow
低機械的強度、低熱伝導度な
k 誘電体を用いた配線:
パッケージとチップの複合された電気的、熱的モデリング
低電源電圧化や高電流化は、低レベル信号ライン上の高過度電流効果を極力
押さえるためのチップ-パッケージ統合設計
押さえるためのチップ パッケージ統合設計
¾長期的には、アセンブリとパッケージング性能予測(信頼性、高周波効果を含む)
長期的には、アセンブリとパッケージング性能予測(信頼性、高周波効果を含む)
統合されたフローで目標仕様に合致するまたは欠陥を検証する製品とプロセス
デザインをつなぐ、原子分子情報から構造、熱的電気的性能を予測する材料
モデリング能力。
テスト
¾ 超多ピン製品を少ピンテストシステムでテストを可能にするDFT技術を利用
超多ピン製品を少ピンテストシステムでテストを可能にする
技術を利用
¾ エリアアレイ接続における端子ピッチとパッドピッチはコスト効果のあるテスト
0.5mmピッチ
ピッチBGA、
、フリップチップの70µ
バンプピッチを支援する新技術開発
ピッチ
フリップチップの µmバンプピッチを支援する新技術開発
高周波・高パワー要求を支援するコスト対応テスト
テスト中の熱制御、超高周波コンタクタ
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今後の展開
W 微細化技術
(Up-to-Dateが中心
が中心:先が
が中心 先が見えてきている)
先が見えてきている)
¾ ワイヤー接合 20μ
ワイヤー接合 μmピッチ化の動向 フォローアップ(含む
ピッチ化の動向 フォローアップ(含むCuパッド)
ピッチ化の動向 フォローアップ(含む パッド)
¾ フリップチップ接合 基板配線の微細化とコスト動向 フォローアップ
W 複合化技術
(アーキテクチャーを含めバリエイション広く、奥が深い)
アーキテクチャーを含めバリエイション広く、奥が深い)
¾ MEMS、
、Optoパッケージ
パッケージ
• ディスクリート ⇒ SiPを基盤にした
を基盤にしたLSIとの複合、システム化への拡張
との複合、システム化への拡張
を基盤にした
¾ 部品内蔵基板
• アクティブ素子を含めた内蔵化のアプローチ
• プロセス、材料、性能の統合設計、モデリングの盛り込み。(これがKey!!)
プロセス、材料、性能の統合設計、モデリングの盛り込み。(これが
)
¾ ロードマッピングの拡充
• ’01 技術要求のみ ⇒ 技術要求項目の絞込み、数値目標化
⇒ 解決策候補、タイミングの具体化
部品内蔵は、米国が産学官連携し傾注。微細基板での日本後塵への巻き返し??!!
部品内蔵は、米国が産学官連携し傾注。微細基板での日本後塵への巻き返し
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