半導体分野(落丁分のみ)【409KB】

- 37-1 -
半導体
技術分野
評価・解析
技術
大項目
歩留り向上技術
計測技術
中項目
リソグラフィ計測・評価
微細構造加工精度の確保
重要課題
配線抵抗・信頼性影響因子
トランジスタ性能影響因子
パターン形状の設計忠実性
4.3
5.7
Cuボイド・ILDポアサイズ (nm)
原子レベル解析能力
インライン化によるTAT短縮度
システマティック欠陥モデルの構築 歩留りモデル有効性
ばらつき解析能力
物理解析・分析技術
インライン不良解析技術
5
20
12
4.5
18
10.8
配線形状計測
(3D)
原子レベル3D構造解析
・界面解析
サブnm インライン物理解析
ばらつき解析TEG
ランダム欠陥
歩留りモデル
局所プロービング
リソ歩留りモデル
化学結合解析・極微量分析
3D構造解析
・界面解析
2.9
ナノインプリント overlay計測
2.1
3.5
14
8.4
統合モデル
統合解析TEG
3.2
12.8
7.5
2.8
11.2
6.6
光配線計測
(形状、漏れ光、光吸収、光散乱、等)
CNTビア形状・抵抗計測
許容汚染モデル
4.0
16
9.6
2.4
1.2/0.9
0.8(MG)
0.8(FDSOI)
1.4/1.0
2014
28
23
28
0.9(MG)
0.8(FDSOI)
2013
32
25
32
ナノインプリント 形状計測
2.6
1.5/1.1
0.5(Bulk)
0.9(MG,
FDSOI)
2012
36
28
36
ダブルゲート 歪、ドーパント計測
欠陥レビュー(SEM式、光学式)+元素分析+断面
観察
検査データリンケージ
・解析ポイント加工
2011
40
32
40
1.7/1.3
0.5(Bulk)
0.9(MG,
FDSOI)
ゲート形状計測
(3D)
マクロ検査、エッジ・ベベル検査、ウェーハ裏面検
欠陥検査(EB式、光学式)
22.8
13.5
物理的・電気的・機械的特性評価
レビュー対象欠陥サイズ (nm)
微小欠陥の高速検査と原因解析技
欠陥検出感度・解析能力
術
評価対象欠陥サイズの微細化
パーティクル・欠陥サイズ (nm)
ポアサイズ、機械的性質計
測
CMP平坦度計測
界面・表面評価
膜厚計測(メタル膜)
膜厚計測(バリア・シード)
配線・トレンチ形状計測(1D、2D)
仕事関数評価
歪、ドーパント計測
界面・表面評価
3D形状計測
3.3
0.6(Bulk)
EUVミラー反射率、均一性計
膜厚計測
(絶縁膜、メタル膜)
ゲート形状計測
(1D、2D)
3.7
1.9/1.4
2010
45
36
45
32
DP/DE overlay計測
OPC、HotSpot評価
overlay計測
2.1/1.6
2009
50
40
52
0.7(Bulk)
CD、LER/LWR計測
0.8(Bulk)
Cu配線バリア膜厚(nm)
2.3/1.8
2008
57
45
59
ゲート絶縁膜厚Tox(nm)
CD寸法制御/LWR制御(nm)
ロジックノード(nm)→
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
DRAMハーフピッチ(nm)→
評価パラメータ
歩留り・信頼性確保のための材料
物性、安定性
スクリーニング
歩留りモデル高度化 許容汚染量・ばらつきの解析
物理解析技術
欠陥検出・解析技術
新材料評価解析
技術
配線構造計測・評価
微細形状計測・物性
トランジスタ構造計測・評価
評価技術
小項目
分野構造
半導体分野の技術ロードマップ2(1/4)
1.7
0.8(MG)
0.7(FDSOI)
0.9/0.7
2016
22
18
22
1.5
0.7(MG)
0.8/0.6
2017
20
16
20
6
2.5
10
2.2
8.8
5.4
2.0
8
4.8
カーボン配線形状・抵抗計測
ナノワイヤ形状計測
ダイレクトセルフアセンブリ overlay計測
ダイレクトセルフアセンブリ 形状計測
1.9
0.8(MG)
0.8(FDSOI)
1.0/0.8
2015
25
20
25
- 37-2 -
半導体
技術分野
設計
(SoC設計)
大項目
システムレベル
設計・検証
設計
コンテンツ
中項目
高速通信・伝送技術、
ワイヤレス通信技術、
SoC
・コンピュータ
・ネットワーク
・モバイル機器
・情報家電機器
・車載
・ロボット
・健康・医療
・カード・タグ
重要課題
システム仕様モデリング、
再構成技術
プロファイリング、
等価性検証、モデルチェック、
HW/SW協調検証
アーキテクチャ合成、動作合成、
インタフェース合成、最適化、
マルチプロセッサ対応
ロバストシステム技 高信頼性化技術
術
ロジックノード(nm)→
16
22
設計コスト(HW) $M
精度、TAT
性能、コスト(ゲート数、面積等)
記述性、合成可能性、精度
再構成時のオーバヘッド
性能、消費電力
携帯Consumer:PE(Processing
Engine)数
据置Consumer:DPE(Data
Processing Engine)数
バンド幅、互換性、消費電力
通信速度
機能、性能、TAT
21
79
インタフェース合成
30
101
45
47
37
126
45
161
62
212
HWシステム多重化技術
101
348
40
42
1.5GHz
三次元再構成型回路技術
78
268
29
31
149
424
25
27
78
2017
20
16
20
動的検証:異種モジュール(機械系、バイオ系等)混
合協調検証
マルチプロセッサシステム多重化技術
SW消費電力見積り
サイズ見積り
動的検証:マルチプロセッサ
対応組込みSW検証
HW/SW最適分割
アプリ対応
自律、自己修復、進化型回路技術
メニーコア用基本ソフトウェア(RTOS/コンパイラ/ミドルウェア)
静的検証:Function Coverage、
動的検証:アナデジ混載高速シミュレータ
HW消費電力見積り
速度見積り
高信頼性回
路技術
オンチップおよびチップ間光通信技術
アーキテクチャ最適化
アーキテクチャレベル低消費電力化
静的検証:
Property/Assertio
n/デザイン検証、
高位等価検証
33
34
1GHz
オンチップネットワーク多重化技術、高信頼性化技術
システム仕様記述とトランザクションレベル記
述の連携
アプリ最適化回路生成技術
トランザクショ
ンレベル記述
20Gbps
26
79
低消費電力ヘテロジニアス・アーキテクチャ、オンチップネットワーク、仮想化技術、
クラスタリング技術、ディペンダビリティ技術、高効率シェアドメモリー技術
16
58
オンチップネットワーク制御技術
マルチコア用基本ソフトウェア
(RTOS/コンパイラ/ミドルウェア)
マルチプロセッサ
ベース設計手法
プラットフォー
ムベース設計
13
44
オンチップ
ネットワーク
プロトコル
19
56
オンチップおよびチップ間ワイヤレス通信技術、極低電力無線通信技術
高速シリアルインタフェース(PCI Express、SPIx、他)
10Gbps
41
20
700MHz
動作周波数
30
480Mbits
20mm2相当
240Mbits
74
170M
2016
22
18
22
20mm2相当
70
2015
25
20
25
120Mbits
66
2014
28
23
28
20mm2相当
62
88M
2013
32
25
32
50
58
2012
36
28
36
50
54
2011
40
32
40
50
50
44M
2010
45
36
45
32
39
46
2009
50
40
52
500MHz
42
22M
2008
57
45
59
設計コスト(SW) $M
アナログ
メモリサイズ
再利用オーバヘッド(%)
再利用の割合(%)
搭載ゲート数
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
DRAMハーフピッチ(nm)→
評価パラメータ
性能・コスト見積り技 アーキテクチャレベル性能見積り、
精度、TAT
術
SW性能見積り
検証技術
合成・最適化技術
高位モデリング技術 トランザクションレベルモデリング
リコンフィギュラブル
ロジック
M tM
マルチプロセッサ対応設計手法、
マルチプロセッサ対応OS、
マルチプロセッサ技
コンパイラ、
術
プロファイリング、
プラットフォームベース設計
M tM
NOC(Network on Chip)、
バスIP
モジュール間通信技
オンチップ光伝送技術、
術
M tM
システムドライバ
小項目
分野構造
半導体分野の技術ロードマップ2(2/4)
- 37-3 -
半導体
技術分野
中項目
ばらつき評価技術
ロジックノード(nm)→
検証時間・精度
インプリメンテーション検証
回路設計
デバイスモデリング技術
処理時間・精度
回路シミュレーション技術
M tM
処理時間・精度
ライブラリ作成技術
ライブラリ設計
処理時間・精度
検証技術
設計技術(合成、見積り含む)
IP再利用技術
IPベース設計
設計精度
Mixed Signal回路
アナデジ混載技術
ポストファブリケーション
プロセスに起因する設計と製造の 歩留まり
境界面の問題
製造性
微細デバイスの統計的ばらつき計
物理的・電気的特性
測
平均電力、クロック周波数、電源
電圧
消費電力
設計精度
設計TAT
SoC設計生産性(106Tr/10人年)
SoC設計期間
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
DRAMハーフピッチ(nm)→
評価パラメータ
雑音・シグナルインテグリティ
基本シリコンインプリメンテーション
技術
重要課題
低消費電力化設計 消費電力低減
M tM
システム複合化対
応
小項目
シリコンインプリ
設計
メンテーション 製造性考慮設計
(SoC設計)
技術
(DFM,DFR,MASK)
大項目
分野構造
2010
45
36
45
32
2011
40
32
40
73.4
10ヶ月
2015
25
20
25
異種デバイスモデル
(SOI、IGBT、TFTなど)
異種デバイスモデル(有機デバイス、MEMS、バイオデバイスなど)
ノンクラシカルCMOSデバイスモデル
量子効果対応
ばらつき変動考慮(統計的設計手法対応)モデル、低消費電力ライブラリ、高速ライブラリ
検証IPの再利用
TL(トランザクションレベル) IPの再利用
統計解析を用いたアナログ回路定数最適化設計、アナログ回路の自動設計
電源・基板雑音解析、パッケージとの一体設計
ポストファブリケーション(電圧調整、温度調整、周波数調整)
統計的設計最適化手法
OPC考慮レイアウト、形状DRC、CMPシミュレーション考慮DRC技術、応力考慮設計技術
Spice/Fast Spiceシミュレータ(マルチスレッド)
統計的モデル
0.05μW/G@1GHz, 0.5-0.8V
ダイナミックパワー対応,ダイナミックノイズ対応
逆プロファイリング技術、ばらつき考慮チップ・セルアーキテクチャ
RTL(レジスタトランスファレベル) IPの再利用
回路シミュレー
ション
統計的遅延解析
2014
28
23
28
システムレベル設計との統合
2013
32
25
32
2017
20
16
20
0.03μW/G@1.2Hz, <0.5-0.7V
2016
22
18
22
低消費電力自動設計、低消費電力IP技術、同期/非同期、SOI対応、温度対応設計技術、無線給電技術、極低電圧技術
0.08μW/G@800MHz, 0.5-1.0V
)階層的検証(タイミング、SI、信頼性、製造性
RTL、ゲート、トランジスタ混在検証
解析手法
24.6
11ヶ月
2012
36
28
36
チップ・パッケージ・ボード協調設計・解析、伝送線路解析
SiP向け物理設計環境とのインターフェース、Chip標
準化
データ管理、チームデザイン環境
RTL見積もり
10.6
11ヶ月
2009
50
40
52
0.1μW/G@500MHz, 0.5-1.0V
7.4
12ヶ月
2008
57
45
59
半導体分野の技術ロードマップ2(3/4)
- 37-4 -
半導体
技術分野
テスト
大項目
テスト環境
テスト・故障解析
DFT
中項目
消費電力・電源ノイズ・
シグナルインテグリティ
言語、設計期間
テスト時消費電力低減
電力・ノイズ考慮テス テスト時電源ノイズ低減
ト
シグナルインテグリティ考慮
標準準拠のテスト環 テスト環境の構築・整備
境
テスト品質
診断分解能・
解析期間
故障診断分解能向上
多量・歩留り解析
故障診断
微小ディレイ欠陥対応
システマティック欠陥対応
歩留り・テスト品質・設計期間
自己テスト(BIST,BOST)
アナデジ混載
欠陥対応テスト
歩留り・稼働率
自己修復
オンライン自己修復
BIRA、BISR
2009
50
40
52
2011
40
32
40
動作レベルDFT
1000x,故障診断対応
物理解析連動診断
論理回路自己修復
オンラインメモリ自己修復
電源ノイズ考慮テスト
テストプログラム開発フローの確立と検証
STIL(IEEE1450)
STIL(IEEE1450)の枠組み整備
の枠組み整備
1450.3/1450.4/1450.5/1450.7/1450.8
1450.0&.2/
1450.1&.6
消費電力考慮テスト
パラメトリック/システマティック不良対応テスト
微小ディレイ故障診断
微小ディレイ
テスト生成
2012
36
28
36
2013
32
25
32
アナログ診断
シグナルインテグリティ考慮テスト
2016
22
18
22
>1000x,故障診断対応
2015
25
20
25
オンライン論理回路自己修復
2014
28
23
28
アナログ自己テスト自動設計
実動作/実機環境テスト(機能異常自動検出、デバック情報出力)
歩留り解析(シグナチャ解析、Wafer一括バッチ処理)
診断考慮テスト生成
2010
45
36
45
32
テストプログラム開発フローの確立と検証
アナログ自己テスト
メモリ自己修復
テストデータ圧縮率・テスト時間 100x,故障診
断対応
故障診断容易性
高効率・高品質テストデータ圧縮
故障診断
テストデータ圧縮
RTレベルDFT
テスト時間・設計期間・
DFT回路量
ロジックノード(nm)→
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
2008
57
45
59
システムレベルDFT
実動作/実機状態テスト
重要課題
DRAMハーフピッチ(nm)→
評価パラメータ
高位DFT
小項目
分野構造
半導体分野の技術ロードマップ2(4/4)
2017
20
16
20
- 37-5 -
半導体
技術分野
製造
大項目
ファクトリインテグレー
ション技術
装置基盤技術
中項目
関連指標
重要課題
枚葉搬送装置技術
ウェーハ単位をベースとした、
プロセス・品質制御技術
高速搬送システム技術
ロット単位をベースとした、
プロセス・品質制御技術
・ウェハ単位制御、階層的搬送技
術
・モデルに基づく品質制御技術
TAT短縮(試作、量産)
製造ラインの品質向上
製造ラインの構築、変更の柔軟
・工場用力のモデリング技術
性
搬送技術
制御技術
ファシリティ技術
1.2
50
9.0E+12
5.0E+09
18
1.68
14
0.5
2012
36
28
36
9.0E+12
1.2
50
1.32
11
-
2014
28
23
28
1.13
50
9.0E+12
5.0E+09
14
13
1.20
10
-
2015
25
20
25
1.13
50
9.0E+12
5.0E+09
電荷蓄積・紫外線放射抑制技術
例)中性粒子ビーム装置
5.0E+09
16
1.56
13
-
2013
32
25
32
1.13
50
9.0E+12
5.0E+09
11
1.08
9
-
2016
22
18
22
1.05
50
9.0E+12
5.0E+09
10
0.96
8
-
2017
20
16
20
*1:サイクルタイム リソグラフィ工程におけるマスク一層当たりに必要とされるプロセス加工工期。
あるデバイスの加工に全体で20層のマスクを必要とし、そのデバイス世代のサイクルタイムが1.5(日/マスク)とすると、そのデバイスの製作工期は、20(マス
ク)X1.5(日/マスク)=30日となる。(ITRS2005 Factory Integration参照)
グリーンファブ可視化技術
ウェーハ単位作業に対応する
装置制御枚葉化技術
装置単位、ロット単位作業、
装置内部制御枚葉化技術
45nm用CR
ウェーハ単位、
階層的搬送技術
1.2
・プロセス制御精度向上技術
・ウェハ単位工程管理に対応する
装置制御技術
1.4
50
9.0E+12
製造装置のCoO軽減、
導入TAT、稼動率
<IM、PM、部材標準化>
1.4
50
9.0E+12
20
5.0E+09
装置技術
90-65nm用CR
ロット単位、ジョブショップ製
造をベースとした支援技術
1.5
高分解能欠陥レビュー装置
23
5.0E+09
工場運用技術
サイクルタイム(日/マスク) *1
・高精度汚染・欠陥計測技術
常時有機物・アミン測定装置
50
9.0E+12
50
1.0E+13
ウェーハ金属汚染量(atoms/cm2)
ウェーハ有機物汚染
(Catoms/cm 2)
CR環境アンモニア濃度(ppb)
25
5.0E+09
28
5.0E+09
パーティクルサイズ分解能 (nm)
装置内現象予測モデル、プロセス出来映え予測モデル
・コスト、納期、品質のモデル化
・同上、可視化、可予測化技術
・モデルに基づく生産制御技術
関連指標
汚染物、パーティクル計測
関連指標
オンウェーハモニタリング技術
1.92
16
0.5
2011
40
32
40
TEG評価結果/プロセスモニタリング/加工出来映えシュミレーションとの融合
TEG技術による各プロセスデータベース
の構築
2.16
18
0.65
2010
45
36
45
32
生産制御の高度化
(TAT、スループット)、
柔軟性(対外乱要因)
装置クリーン化技術
・プロセスモデリング技術
・シミュレーション技術
2.40
20
0.75
2009
50
40
52
電荷蓄積・紫外線放射抑制技術
例)パルス変調プラズマ装置
2.76
・新原理プラズマ制御技術
・プロセスモニタ技術
23
ゲートの寸法ばらつき(nm)
(加工後の物理長 3σ)
0.9
2008
57
45
59
物理ゲート長[HP用途](nm)
酸化膜換算実効膜厚[HP用途]
(nm)
ロジックノード(nm)→
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
DRAMハーフピッチ(nm)→
評価パラメータ
加工出来映えシミュレーション精
・3D形状予測技術
度
装置・プロセスシミュレーション
精度
・プラズマプロセス・ダメージ抑
プロセス・加工高度 制
・プロセスモニタリング
制御技術
小項目
分野構造
半導体分野の技術ロードマップ3(1/2)
- 37-6 -
大項目
SoC開発/
製造工程の
半導体
エンジニアリ
ング
技術分野
製造統合制御
プラットフォーム
開発プラットフォーム
中項目
装置制御技術
工程制御技術
プロセス制御技術
品質制御技術
製造統合・制御
プラットフォーム
・設計手法の体系化
・デバイス機能ブロックIPの整備
SoC新製品設計サイクル(月)
ロジックノード(nm)→
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
DRAMハーフピッチ(nm)→
評価パラメータ
多品種変量生産対応
工程制御
製造ばらつき制御
品質・コスト・納期の
可予測化
・プロセスモデリング技術
・装置OEE改善技術
・ウェーハ単位工程制御技術
・加工出来映えモデリング技術
・モデルによるプロセス制御機
能
・歩留り モデリング技術
・歩留り モニタ技術
・検査の最適化技術
・品質・コスト・納期モデリング
技術
・制御機能・情報の階層化、統
合的判断機能
サイクルタイム(日/マスク)
デバイス・プロセス性能の予測精度 ・デバイス性能の予測技術
向上
・プロセス性能の予測技術
設計生産性の向上
設計メソドロジの
構造化と標準化
プロセス 開発の
構造化と標準化
重要課題
小項目
分野構造
1.5
1.4
検査の最適化
1.2
製造制御システムとDFMの結合
高度化継続
10
2011
40
32
40
品質・コスト・納期の情報構造化、モデリング
1.2
9
2012
36
28
36
製造制御システム統合プラットフォーム
1.4
11
2010
45
36
45
32
FDC、EEQM・EEQAの高度化
装置内プロセス現象モデル
ウェーハ単位搬送制御技術
ウェーハ単位装置制御技術
モデリングによる階層的装置・プロセス制御技術
加工出来映えモデリング
装置・プロセス情報による歩留り予測技術
DFM基盤技術
プロセス出来映えモデル精
度向上
デバイス特性モデル精度向
上
設計/製造/ランダムバラツ
キ解析技術
新デバイスアーキテクチャ技
術
11
2009
50
40
52
設計ツール記述言語の共通
化
12
2008
57
45
59
半導体分野の技術ロードマップ3(2/2)
1.2
−
2013
32
25
32
1.13
−
2015
25
20
25
1.13
−
2016
22
18
22
1.05
-
2017
20
16
20
APC Advanced Process Control
DFM Design for Manufacturing
EEQA Enhanced Equipment Quality Assurance
EEQM Enhanced Equipment Quality Management
FDC Fault Detection Control
IP Intellectual Property
OEE Overall Equipment Efficiency
略語説明
1.13
−
2014
28
23
28
- 37-7 -
半導体
技術分野
中項目
ナノエレクトロ
ニクス・デバ
イス
Beyond CMOS
ナノCMOSの延長
ディスクリート
パワーデバイス
デバイス
大項目
-2
GaN-スイッチングHFET: ノーマリON
500
100
ノーマリOFF
SiC-パワーIC
20
16
20
2017
ノイズ耐性の向上、高ファンアウトの実
現
Siと競合しない新アプリケーション
ハーフメタルソース・ドレイン材料の開
発、スケーリングの実証
安定材料開発、磁壁移動制御、半導体
素子との融合
電子間相互作用・外部刺激に対する反
応の解析、デバイス応用
固体電解質材料開発
単一電子デバイス
超電導デバイス
スピントロニクス
強磁性ロジックデバイス
強相関電子デバイス
回路再構成スイッチ
その他(量子計算など)
Siを凌ぐ特性
性能・コスト・面積・回路性能
Beyond CMOSとSi CMOSと Siプラットフォーム上での集積化
ナノインターコネクト、ナノアーキテクチャ
の融合技術
原子レベルの再現性良いコンタクト技
術、ナノスケールのインターコネクト技術
分子・有機デバイス
保持特性
書き換え回数
スイッチング時間
高出力と高いon/off比の両立、トンネル
障壁の均一性、集積化
共鳴トンネルデバイス
量子計算デバイス
Beyond CMOS融合デバイス
回路再構成スイッチ
強相関電子デバイス
ドメインウオールデバイス、QCA
(量子セルラー・オートマタ)
スピントランジスタ
RSFQプロセッサ
SET
クロスバーラッチ、分子
素子、分子QCA
共鳴トンネルデバイス、共鳴混成デバ
イス(RTD-FET)
カーボンナノチューブ
トランジスタ
グラフェントランジスタ
[email protected]
30
22
18
22
2016
位置制御,コンタクト,集積化技術,高
密度化技術
RSFQルータ
SiC-IGBT
IGBT:[email protected]
[email protected]
25
20
25
2015
ナノチューブトランジスタ
低コスト
分子・有機デバイス
[email protected]
20
28
23
28
2014
[email protected]
300℃動作を可能にする実装技術
ワイドバンドギャップ半導体デバイス特性に適した回路・制御技術
SiC-MOS FET
200℃動作を可能にする実装技術
SiC-SBD
[email protected]
32
25
32
2013
ナノワイヤトランジスタ
ヒステリシスのシフト量
高温実装
回路・制御技術
材料・デバイス構造
基板転位密度 (cm )
[email protected]
15
36
28
36
2012
自己組織化の直径制御,位置制御,集
積化技術,高密度化技術
幅制御, 集積化技術,高密度化技術
実装技術
回路・制御技術
材料・プロセス・デバイス技術
大容量
定格電流 (A) @耐圧
[email protected]
低損失
40
32
40
2011
[email protected]
MOSFET:[email protected]
00V
MOSFET:[email protected]
2kV
10
45
36
45
32
2010
MOSFET ON抵抗 (mΩcm2) @耐
圧
1000
50
40
52
57
45
59
変換器出力パワー密度 (W/cm3)
ロジックノード(nm)→
ロジックM1ハーフピッチ(nm)→
Flashメモリハーフピッチ(nm)→
2009
2008
高出力パワー密度
重要課題
DRAMハーフピッチ(nm)→
評価パラメータ
ナノワイヤトランジスタ
ナノシート トランジスタ
ワイドバンドギャップ半導体
パワーデバイス
小項目
分野構造
半導体分野の技術ロードマップ4(1/1)