Rev2.1J - デザイン・ゲートウェイ

TOE2-IP Core
2014/11/25
データシート
Rev2.1J
Core Facts
コアの提供情報
コアの提供情報
IP コア (暗号化されたネットリスト)
リファレンス・デザイン・プロジェクト
技術ドキュメント一式
納品物
Design Gateway Co.,Ltd
• 本社:
• 電話/FAX:
• E-mail:
• URL:
〒184-0012
東京都小金井市中町 3-23-17
050-3588-7915
sales@dgway.com
www.dgway.com
特長
•
•
•
•
•
•
•
•
•
•
•
納品ドキュメント
データ・シート
リファレンス・デザイン説明書
実機デモ手順書
制約ファイル
検証方法
リファレンス・デザインの制約ファイルを提供
デザイン例使用言語
VHDL
その他
AC701/KC705/VC707 による購入前評価用
bit ファイル提供
Xilinx 標準評価ボードによる実機検証
TCP/IP プロトコルの GbE 送受信に対応
技術サポート
技術サポート
IPv4 に対応
全二重通信で送信および受信を同時高速転送
デザイン・ゲートウェイ・ジャパンによる日本語の国内サポート
送受信処理を完全にハードウエア化したため CPU
レスのシステム構築が可能
サーバおよびクライアントの両モード(Passive/Active オープン/クローズ)をサポート
送受信の各バッファ・サイズがスケーラブルに設定可能
使いやすいインタフェース(データ I/F は FIFO タイプ、制御 I/F はレジスタタイプ)
Xilinx 純正の評価ボード(AC701/KC705/VC707)で購入前のコア実機評価が可能
実機動作するリファレンス・プロジェクトを製品に同梱、コア以外は全てソースコードで提供
安心の国内サポート
ジャンボ・フレームに対応(* オプション)
(注* オプションのジャンボ・フレーム対応については DesignGateway 社までお問い合わせください)
表 1: コンパイル結果例
コンパイル結果例
Family
Example Device
ArtixXC7A200TArtix-7
XC7A200T-2FBG676
KintexKintex-7 XC7K325TXC7K325T-2FFG900
VirtexVirtex-7 XC7VX485TXC7VX485T-2FFG1761
ZynqZynq-7000 (2014 年 12 月対応予定)
月対応予定)
Fmax
(MHz)
125
125
125
Slice
Regs
2670
2670
2670
Slice
LUTs
2493
2493
2495
Slices1 IOB2 RAMB36E1 RAMB18E1
1092
1067
1082
135
135
135
37
37
37
-
Design
Tools
Vivado2014.1
Vivado2014.1
Vivado2014.1
備考:
1) 実際のリソース消費カウントはユーザロジックやフィット条件等に依存します。
2) このサンプルはコアの全 I/O とクロックがチップ外部と直接インターフェイスするケースでのコンパイル結果となります。
3) ブロックメモリの消費リソース数は送信データ・バッファ 64K バイト、送信パケットバッファ 16K バイト、受信データバッファ 16K バイ
ト時の値となります。バッファ容量の最小設定はそれぞれ 4K バイト、2K バイト、2K バイトです。
2014/11/25
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TOE2-IP Core
ヘッダRAM
ユーザ
回路
レジスタI/F
レジ
スタ
送信FIFO I/F
4K~ 64K
送信データ
バッファ
受信FIFO I/F
2K~ 64K
受信データ
バッファ
送信チェッ
クサム
2K~ 16K
送信パケッ
ト・バッファ
送信デー
タ・マルチ
プレクサ
送信MAC I/F
EMAC
TCP
スタック
ヘッダ・
チェッカ
受信
バッファ
Ethernet
PHY
受信MAC I/F
TOE2-IP
図1 : TOE2TOE2-IP コア内部
コア内部ブロック
内部ブロック図
ブロック図
コア概要
コア概要
本 TOE2-IP コアは DesignGateway 社製の TOE-IP(TCP/IP オフロード・エンジン IP)コアの第 2 世代の IP コアです。 第 1
世代のコアと比べて、TCP/IP の送信と受信の両方向の同時高速転送を単一のコアでサポートするよう改良されております。
また、TCP/IP のプロトコル制御スタックをコア内部のロジックで完全にハードウエア化したため、CPU の介在なしで動作しま
す。 さらには CPU あるいは追加ロジックをコア外に用意することにより DHCP,ICMP,SMTP などのプロトコルにも柔軟に対
応できます。
本コアは Xilinx 製 EMAC IP コア(EF-DI-TEMAC)と組み合わせて動作します。 本 TOE2-IP コアと TEMAC コアを内蔵した
FPGA を外部の PHY チップと合わせてシステム実装することで、TCP/IP プロトコルを通してデータの送受信を高速に実行
するネットワーク装置が実現できます。
アプリケーション情報
アプリケーション情報
本 IP が有効に機能するアプリケーションとしては、ネットワーク・プリンタ、医療画像システム、計測器、ビデオデータ・ストリ
ームなどギガビット帯域を必要とする TCP/IP 対応の組み込みイーサネット・システムなどです。 TCP/IP は可搬性の高い
魅力的なプロトコルですがその反面、負荷の重い処理が求められるため、従来は高価なハイエンド CPU が必要とされてい
ました。 本 IP をシステムに適用することにより、ギガビット・ネットワーク環境で高速性が求められる TCP/IP プロトコル処
理を、CPU を使わない純ハードウエア・ロジックでのシステム実装が可能となります。 さらに、完全 Full Duplex に対応して
いるため、高速送信と高速受信を同時に実行することが求められるシステムにも最適です。
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Design Gateway Co., Ltd.
コアの構成
コアの構成と
構成と動作
本 TOE2-IP コアは3種類のインターフェイスを持ちます。 すなわちユーザ回路からのレジスタ・アクセスによる制御 I/F、ユ
ーザ回路と送受信データを通信する FIFO I/F および EMAC と接続する MAC I/F です。
システムの初期化時においては、コアがリセットを維持したままの状態でユーザ回路側よりレジスタ・アクセスを介してパケ
ットサイズ、ポート番号、IP 番号などのシステム・パラメータを設定します。 パラメータの設定が終わりユーザ回路がリセット
を解除すると、コアは設定したパラメータに従って回路を初期化し、さらに通信相手(本データシートでは”ターゲット”としま
す)に対して ARP パケットを自動実行して相手の MAC アドレスを取得し、その後の通信で使用します。
データ転送はアクティブおよびパッシブの2種類のモードいずれかでオープンできます。 アクティブ・モードの場合、ユーザ
回路はレジスタ・インタフェース経由でコネクションをオープンまたはクローズし、送信データバッファからターゲットに対して
オープンまたはクローズ要求を送信します。 パッシブモードの場合、ターゲットからのポートのオープンまたはクローズ要求
をコアが認識し処理します。
本 IP コアを動作させるために3種類の FIFO が必要となります。 そのうち2個はデータ送信用すなわち送信データ・バッフ
ァと送信パケット・バッファの FIFO です。 それぞれの FIFO サイズは IP コアへのパラメータで選択します。 送信データ・バ
ッファのサイズを大きくすると送信パフォーマンスも高くなりますがその分 FPGA 内部メモリ・リソースを消費します。 また、
送信パケット・バッファのサイズはユーザ回路からレジスタ I/F を介して設定した送信パケット・サイズより大きくなくてはなり
ません。 3番目の FIFO は受信データ・バッファです。 受信バッファ・サイズを大きくすると受信パフォーマンスが向上しま
す。
データの送信時は送信データ・バッファ内のデータは指定されたパケット・サイズに分割され、送信パケット・バッファに転送
されます。 送信パケット・バッファに転送されたデータはヘッダ RAM 内のヘッダ・データと結合して EMAC に出力されます。
TCP および IP のチェックサムはコア内部で自動計算されます。 送信パケットに対応したアクノリッジは受信側からコアに報
告され、コアはアクノリッジ番号を評価することで、送信バッファ内のデータ・パケットを再送するかあるいは次のパケットに
進むかを決定します。 ACK タイムアウトが発生した場合や 3 回の重複 ACK の受信によりターゲットからエラーの通知があ
った場合、コアは該当するエラーが起きた時点のデータに戻って自動的に再送します。 レジスタ内のビジー・フラグは予め
ユーザ回路から設定されたデータ転送サイズ分のデータ転送が完了するとクリアされます。 ユーザ回路はこのフラグをモ
ニタすることで転送状態をチェックできます。
データの受信時は、まず受信パケットが一時バッファに格納され、コアは受信パケット内のヘッダとチェック・サムを照合しま
す。 ヘッダ内容にチェックサム・エラーがあった場合、受信パケットの信頼性が失われていると判断しそのパケットは一切
処理せず無視します。 シーケンス番号の期待値との不一致などでヘッダ内容が受信設定に合致しない場合、受信データ
の順番入れ替えで復旧可能であれば入れ替えを行うことでデータを復旧します。 しかし復旧できずにパケットのロストと判
断した場合、3回の重複 ACK を送信し転送相手に再送を促します。 正しく受信できたデータ・パケットは受信データ・バッフ
ァに転送され、同時にアクノリッジ・パケットを自動的に送信することでターゲットに対して次のデータ・パケットの転送を要求
します。 受信パケットがそれ以上送られてこないことをコアが検出し、さらに受信データ・バッファ内のデータが全てユーザ
回路により読み出されるとビジー・フラグをクリアしてアイドル状態に戻ります。
本 IP コアは全二重通信(フル・デュプレックス)をサポートしているため、オープン状態のポートでデータ送信中に同時に同一
ポートに対するデータ受信が可能です。 また、IP コアが送受信転送を実行していないアイドル時には、ユーザ回路はポート
をクローズしないままパケット・サイズや送信データ・サイズを変更することができます。
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TOE2-IP Core
コアの機能
コアの機能ブロック
機能ブロック
本 IP コアは、制御ブロック、送信ブロック、受信ブロックの3ブロックに分かれています。
制御ブロック
制御ブロック
•
レジスタ
ユーザ回路は TCP/IP オペレーションに関するパラメータをレジスタ・インタフェースにより設定できます。 レジスタ・アド
レスは全 4 ビットで 11 レジスタが実装されています。 それぞれのレジスタのアドレス・マッピングを表2に示します。
RST レジスタによるリセットが解除されると、各パラメータを設定したレジスタを初期値として動作が開始されます。
•
TCP スタック
ユーザ回路からアクティブ・コマンドの操作が指示されると TCP スタックはユーザ・コマンドを解析し送信ブロックに対し
てパケットの出力を開始させます。 さらに TCP スタックは受信パケットをモニタしアクノリッジ・パケットの受信を検出し
ます。
ターゲットからのパッシブ・コマンドにおいては、TCP スタックは受信ブロックにて受信パケットをモニタし、続いて送信ブ
ロックからアクノリッジ・パケットを出力します。
表 2: レジスタ・マップ定義
レジスタ・マップ定義
レジスタ・
アドレス
[3:0]
レジス
タ名
方向
ビット
0000b
RST
Wr
[0]
0001b
CMD
Wr
[1:0]
Rd
[0]
[3:1]
0010b
SML
Wr
[31:0]
0011b
SMH
Wr
[15:0]
4
説明
IP リセット。 ’1’でリセットし’0’でリセットを解除する。 初期状態は’1’(リセット状態)で、ユー
ザ回路が動作に必要な全パラメータをレジスタにセットしてから本レジスタに’0’を書き込むこ
とでコアの動作が開始する。 ユーザ回路が SML, SMH, DIP, SIP, DPN, SPN レジスタの値を
変更する必要が生じた場合、本レジスタを一旦’1’としコアをリセット状態に移行させてから変
更しなくてはならない。
アクティブ・モードでのユーザ・コマンド。 “00”:データ送信、”10”: オープン・コネクション(アク
ティブ)、”11”: クローズ・コネクション(アクティブ)、”01”: 未定義(指定しないこと)。 本レジスタ
によってアクティブ・コマンドを開始する前に、ユーザ回路は本レジスタの bit[0]をチェックして
コアは動作中でないことを確認しなくてはならない。 本レジスタをセットするとコアは指定され
たアクティブ・コマンド動作を自動的に開始する。
システム・ビジー・フラグ。 ‘0’: アイドル状態、 ‘1’: ビジー状態
現在の動作状態, “000”: データ受信ありまたはなしでデータ送信中、”001”: アイドル状
態、”010”: アクティブ・オープン・コネクション、”011”: アクティブ・クローズ・コネクショ
ン、”100”: 送信データなしでデータ受信中、”101”: 未定義、”110”: パッシブ・オープン、コネク
ション、”111”: パッシブ・クローズ・コネクション
コアの MAC アドレスの下位 32bit 定義レジスタ。 RST レジスタをクリアする前に本レジスタで
MAC アドレスを指定する必要がある。
コアの MAC アドレスの上位 16bit 定義レジスタ。 RST レジスタをクリアする前に本レジスタで
MAC アドレスを指定する必要がある。
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レジスタ・
アドレス
[3:0]
レジス
タ名
方向
ビット
説明
0100b
DIP
Wr
[31:0]
0101b
SIP
Wr
[31:0]
0110b
DPN
Wr
[15:0]
0111b
SPN
Wr
[15:0]
1000b
TDL
Wr
[31:0]
1001b
TMO
Rd
Wr
[31:0]
[31:0]
ターゲット側の IP アドレス 32bit を指定する。 RST レジスタをクリアする前に本レジスタで IP
アドレスを指定する必要がある。
本システム側の IP アドレス 32bit を指定する。 RST レジスタをクリアする前に本レジスタで
IP アドレスを指定する必要がある。
コネクションを行うターゲット側のポート番号を 16bit で指定する。 アクティブ・オープンでコネ
クションを行う場合は RST レジスタをクリアする前に本レジスタでターゲット側のポート番号を
指定する必要がある。 パッシブ・オープンの場合、受信したオープン・パケットでターゲットの
ポート番号は自動的に決定される。
本システム側のポート番号を 16bit で指定する。 RST レジスタをクリアする前に本レジスタで
自身のポート番号を指定する必要がある。 パッシブ・オープンの場合、受信したオープン・パ
ケット内でターゲットから指定されたポート番号が本 SPN 値と合致しない場合そのオープン要
求は無視される。 アクティブ・オープンの場合、本システム側のポート番号をターゲットへ通
知するために使う。
送信データ数をバイト単位で指定する。 有効な値は 1~0xFFFFFFFF。 CMD レジスタ
に”00”をセットする前に本レジスタで送信データ数をセットする必要がある。 再度同じデータ
数を送信する場合は本レジスタに再セットする必要はない。
まだ送信されていない残りデータ数をバイト単位で表示する。
全てのコマンドにて、受信パケットの待ち時間タイムアウト値を設定する。 本レジスタは
125MHz のカウンタで動作するためタイマ設定値は 8ns の単位で指定する。 本レジスタ値は
0x6000 以上の値としなくてはならない。
各タイムアウト等のステータス、それぞれのビット定義は以下の通り
[0] ARP で返信パケットをタイムアウト時間内に受信しなかった
[1] アクティブ・オープン時に SYN と ACK フラグをタイムアウト時間内に受信しなかった
[2] パッシブ・オープン時に ACK フラグをタイムアウト時間内に受信しなかった
[3] アクティブ・クローズ時に FIN と ACK フラグをタイムアウト時間内に受信しなかった
[4] パッシブ・クローズ時に ACK フラグをタイムアウト時間内に受信しなかった
[5] データ送信時に ACK フラグをタイムアウト時間内に受信しなかった
[6] 受信パケットをロストした、受信データ FIFO が一杯になった、あるいは誤ったシーケンス
番号などの要因により、データ受信中タイムアウトとなった
[23] 受信データ FIFO が一杯のため受信パケットを受け損ねた
[27] 受信パケットのロストを検出した
[31] 受信パケット中に RST フラグが検出された
バイト単位で指定する送信パケットのデータ長。 1~16000 の範囲で指定する必要がある。
デフォルト値は 1460 バイト(非ジャンボ・フレームの最大サイズ) この値はデータ転送(Busy フ
ラグ=1)中に変更してはならない。 次の転送でも同じパケット・サイズの場合、コア内部で前の
値は保持されているのでユーザ回路は本レジスタを再度セットする必要はない。
Rd
1010b
PKL
注意:
1.
2.
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Wr
[15:0]
ターゲットの MAC アドレスは ARP の返信パケットにてコアが自動検出・設定するためユーザ回路側でこのパラ
メータを設定する必要はありません。
ターゲットのポート番号はパッシブ・オープンの場合は受信パケットから自動設定されます。
5
TOE2-IP Core
送信ブロック
送信ブロック
送信データ・バッファ、送信パケット・バッファ、および受信データ、バッファの各容量はユーザがバッファのアドレス・ビッ
ト数を示す有効ビット幅で指定できます。 各バッファで指定できる設定範囲を表 3 に示します。 例えば送信にジャンボ・
フレームを使わない場合、送信データ・バッファは最小の 4KByte、送信パケット・バッファは 2KByte に設定できます。 受
信データ・バッファについてはジャンボ・フレームを使わない場合は最小の 2KByte でも対応できますが、受信パフォーマ
ンスを向上するためにはバッファ・サイズを増やすことが推奨されます。
表 3: 各バッファの容量
バッファの容量パラメータ
容量パラメータ
有効なビット
有効なビット幅
なビット幅
バッファ容量
バッファ容量
11
12
13
14
15
16
2kByte
4kByte
8kByte
16kByte
32kByte
64kByte
送信データ・バッ
送信データ・バッ
ファ有効
ファ有効ビット
有効ビット幅
ビット幅
No
Valid
Valid
Valid
Valid
Valid
送信パケット・バッ
送信パケット・バッ
ファ有効
ファ有効ビット
有効ビット幅
ビット幅
Valid
Valid
Valid
Valid
No
No
受信データ・バッ
受信データ・バッ
ファ有効
ファ有効ビット
有効ビット幅
ビット幅
Valid
Valid
Valid
Valid
Valid
Valid
• 送信データ・バッファ
送信データ・バッファ
このデータ・バッファの容量は IP コアの"TxBufBitWidth"パラメータで指定します。 有効な値の範囲は表 3 に示すように
12(4K バイト)~16(64K バイト)です。 このバッファ・サイズは PKL レジスタで設定する送信パケット・サイズの少なくとも2
倍かそれ以上のサイズおする必要があります。 ユーザ回路からの送信データはこのバッファ内部に保持されます。 ユ
ーザ回路からのコマンドにより送信データの転送が指示された場合、1パケット分のデータが本バッファから送信パケッ
ト・バッファに転送され次の処理を待ちます。 本バッファ・サイズは送信パフォーマンスに影響します。 TOE2-IP コアは
送信先ターゲットからのアクノリッジ到着を待たずに、本バッファ内に転送可能なデータが残っている限り連続的に送信
します。 このため各転送パケットごとの処理オーバーヘッドを削減できます。 ユーザ回路から TDL レジスタで設定した
総転送サイズ以上のデータをライトした場合、バッファ内に残ったデータは次の転送で送信されます。 バッファ内データ
はポートがクローズした時点かリセットが発行された時点で破棄されます。 バッファ内のデータ量が現在のトランザクシ
ョンで必要なパケット・サイズに足りない場合、コアはパケット・サイズ分のデータがユーザ回路からライトされるまで待
機しパケットを送信しません。
•
送信パケット・バッファ
送信パケット・バッファ
このバッファの容量は IP コアの"TxPacBitWidth"パラメータで指定します。 有効な値の範囲は表 3 に示すように 11(2K
バイト)~14(16K バイト)です。 このバッファ・サイズは PKL レジスタで設定しる送信パケット・サイズと同じかそれ以上と
する必要があり、送信データ・バッファからの1パケット分のデータを格納します。 送信パケット・バッファ内のデータは
EMAC および送信先ターゲットのデータ受信の準備が完了すると出力されます。
•
ヘッダ RAM
この RAM には送信パケットのヘッダ部を格納します。 ユーザ回路から RST レジスタによるリセット解除でヘッダ RAM
内のパラメータは更新されます。 いくつかのパラメータは ARP 応答やパッシブ・オープン・パケットによって更新されま
す。
•
送信チェックサム
送信チェックサム
送信パケットが送出される前に本モジュールによりチェックサムが計算されます
•
送信データ・マルチプレクサ
送信データ・マルチプレクサ
本モジュールによりヘッダ RAM と送信データ・バッファ内のデータが結合されイーサネット MAC を介して外部に送出さ
れます。
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Design Gateway Co., Ltd.
受信ブロック
受信ブロック
• 受信
受信バッファ
バッファ
このバッファはヘッダ・チェッカで処理される前のイーサネット MAC からの全ての受信パケットを一時的に保持します。
•
ヘッダ・チェッカ
受信パケット内のヘッダをチェックしユーザ回路からの設定値と比較します。 ヘッダの内容が設定パラメータと適合し
なかった場合やチェックサムがエラーであった場合は該当するパケットは破棄されます。 適合した場合、TCP データの
みが分離され受信データ・バッファに転送されます。
•
受信データ・バッファ
受信データ・バッファ
このバッファの容量は IP コアの"RxBufBitWidth"パラメータで指定します。 有効な値の範囲は表 3 に示すように 11(2K
バイト)~16(64K バイト)です。 このバッファ・サイズは TCP コネクションのウインドウ・サイズにマップされます。 バッフ
ァ・サイズを増やすと、送信元からのデータは本コアからのアクノリッジを待たずにデータを連続して送信できるため、受
信パフォーマンスが向上します。 TOE2-IP コアからのアクノリッジはネットワークの経路やデータ送信元側での処理、受
信データ・バッファのフルなどにより遅延することがあります。 また、バッファサイズを増やすことでネットワークの経路等
により受信パケットのシーケンスに狂いが生じた場合でもコア内にて受信データを正しく並び替える機会を増やすことが
できます。
ユーザ回路
ユーザ回路
ユーザ回路はレジスタ I/F を通してパラメータの設定やコア状態のモニタを行い、また、送信 FIFO I/F を介した送信デ
ータの書き込みや受信 FIFO I/F を介して受信データの読み出しを行います。 ユーザ回路はシンプルなハードウエア・
ロジックで実装できるので、MicroBlaze などのプロセッサを使わずにシステムを構築することも可能です。
EMAC
EMAC は Xilinx 社の標準 MAC-IP コア(EF-DI-TEMAC)と直結できるよう設計されています。
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TOE2-IP Core
コアの I/O 信号
コアのパラメータを表 4 に、全 I/O 信号を表 5 で説明します。 MAC インターフェイスは Xilinx 製 TEMAC ポートと直結でき
ます。
表 4: コアのパラメータ
ジェネリック名
ジェネリック名
TxBufBitWidth
設定範囲
12-16
TxPacBitWidth
11-14
RxBufBitWidth
11-16
説明
送信データ・バッファ・サイズをアドレス・ビット幅で設定します。
例えば 12 の場合 4K バイト、16 の場合 64K バイトとなります。
送信パケット・バッファ・サイズをアドレス・ビット幅で設定します。
例えば 11 の場合 2K バイト、14 の場合 16K バイトとなります。
受信データ・バッファ・サイズをアドレス・ビット幅で設定します。
例えば 11 の場合 2K バイト、16 の場合 64K バイトとなります。
表 5: コアの I/O 信号
信号名
方向
クロック
RstB
Clk
In
In
RegAddr[3:0]
RegWrData[31:0]
RegWrEn
In
In
In
Clk
Clk
Clk
RegRdData[31:0]
Out
Clk
ConnOn
TimerInt
Out
Out
Clk
Clk
TCPTxFfFlush
Out
Clk
TCPTxFfFull
Out
Clk
TCPTxFfWrEn
TCPTxFfWrData[7:0]
In
In
Clk
Clk
TCPRxFfFlush
Out
Clk
TCPRxFfRdCnt[15:0]
TCPRxFfRdEmpty
Out
Out
Clk
Clk
TCPRxFfRdEn
TCPRxFfRdData[7:0]
In
Out
Clk
Clk
8
説明
共通 I/F 信号
IP コアのリセット: ロウ・アクティブ信号である。
125MHz 固定のユーザ I/F および MAC 通信 I/F 用クロック。
ユーザ I/F
レジスタの 4bit アドレスバス
ライト・レジスタの 32bit 書込みデータ・バス
レジスタのライト・イネーブル、アドレスおよびデータに有効な値をセットし本信号にパルス
を与えることで書込みを実行する。
レジスタの 32bit 読み出しデータ・バス、レジスタアドレスをセットしてから1クロックのレイ
テンシ後に有効なリード・データが本バス上に現れる。
コネクション状態(‘1’: コネクションはオープン状態、’0’:コネクションはクローズ状態。
タイマ割り込み、タイムアウト発生時に本信号が 1 クロック期間分 H アサートされる。
ユーザ回路は TMO[6:0]レジスタを読むことで割り込み要因を確認することができる。
送信 FIFO I/F
コアの送信データ・バッファをクリアする。 コネクションのクローズ時やリセット実行時に、
コアは本信号を 1 クロック期間アサートして送信バッファをフラッシュする。
コアの送信データ・バッファの Full フラグ。 ユーザ回路は本信号が H アサートされてから
4 クロック期間以内に送信データの書込みを停止しなくてはならない。
送信データ・バッファのライト・イネーブル。 送信データを書き込む際にアサートする。
送信データ・バッファの 32bit 書込みデータ・バス、TCPTxFfWrEn に同期する。
受信 FIFO I/F
コアの受信データ・バッファをクリアする。 コネクションのオープン時やリセット実行時に、
コアは本信号を1クロック期間アサートして受信バッファをフラッシュする。
受信データ・バッファ内の受信データ総量を示す FIFO データ・カウンタ
受信データ・バッファの FIFOEmpty フラグ。 ユーザ回路は本信号が H アサートされたら
直ちにデータの読み出しを停止しなくてはならない。
受信データ・バッファの読み出しイネーブル。 受信データを読み出す際にアサートする。
受信データ・バッファの 32bit 読出しデータ・バス、TCPRxFfRdEn をアサートしてから1ク
ロック期間のレイテンシ後に有効なリードデータが出力される。
2014/11/25
Design Gateway Co., Ltd.
※ MAC I/F は Xilinx 社の標準 MAC-IP コア(EF-DI-TEMAC)と直結する I/F となります。
信号名
方向
クロック
説明
MAC I/F 信号
MacRxClk
MacRxReset
MacRxData[7:0]
MacRxValid
MacRxLast
MacRxUser
In
In
In
In
In
In
RxClk
RxClk
RxClk
RxClk
MacTxReset
MacTxData[7:0]
MacTxValid
MacTxLast
MacTxUser
MacTxReady
In
Out
Out
Out
Out
In
Clk
Clk
Clk
Clk
Clk
2014/11/25
受信クロック
ハイ・アクティブの受信ソフトウエア・リセット、この信号は使われない。
受信データ・バス.
受信データ有効信号、MacRxData 信号に同期する
受信フレーム最終バイトであることを示す信号
受信フレームの最後にてそのフレームにエラーが含まれているかを示す信号
‘0’:正常フレーム、’1’:エラー・パケット
ハイ・アクティブ・の送信ソフトウエア・リセット、この信号は使われない。
送信クロック
送信データ有効信号、MacTxData 信号に同期する
送信フレーム最終バイトであることを示す信号
エラー状態を示す制御信号、この信号は’0’固定で出力される
ハンドシェーク信号 MacTxData が MAC に受け入れられたことを示す
9
TOE2-IP Core
タイミング・チャート
ユーザ回路からの IP コア内部レのタへのリードライト・アクセスは図2に示すタイミングにより実行します。
アクセス先レジスタのアドレスマップは表 2 で示されます。 レジスタへの書込みは RegAddr と RegWrData にそれぞれ有
効なライト先のアドレスとデータをセットし1クロック期間 RegWrEn=’1’とします。 レジスタからの読み出しの際は、有効
な RegAddr がコアに与えられた次のクロック期間に RegRdData にリードデータが出力されます。
② 読み出し先アドレスA1を
RegAddrにセットする
Clk
2
RegAddr[3:0]
A0
RegWrData[31:0]
D0
RegWrEn
A1
1
RegRdData[31:0]
① RegAddrとRegWrDataは
RegWrEn=’1'と同じクロック期
間で有効とする必要がある
D1
3
③ レジスタA1のリード値は次のクロ
ック期間でRegRdDataに出力される
図 2: レジスタ I/F のタイミング・チャート
ユーザ回路から IP コアを介して送信するデータは図 3 のタイミングに示す FIFO インターフェイスで書き込みます。 デ
ータを送信する前にユーザ回路は Full フラグ(TCPTxFfFull)が’1’にアサートされていないことおよび ConnOn=’1’でポ
ートがオープン状態であることを確認する必要があります。 そして TCPTxFfWrEn=’1’とし送信データを
TCPTxFfWrData に出力します。 TCPTxFfFull が’1’にアサートされた場合は4クロック以内にデータの送信を停止しな
くてはなりません。 また、コネクションがクローズされた時点で IP コアは TCPTxFfFlush を’1’にアサートして送信デー
タ・バッファ内の全データがクリアされたことをユーザ回路に通知します。 このとき TCPTxFfFull も再度アサートすること
でユーザ回路からのデータ書き込みを防止しますがその詳細は次ページで説明します。
図 3: 送信データ・バッファ
送信データ・バッファ I/F のタイミング・チャート
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Design Gateway Co., Ltd.
送信データ・バッファは一般的な FIFO と異なり、TCP プロトコルでの再送を実現するため特殊なデザインで実装されていま
す。 例えばハードウエア・リセットとなる RstB 信号が Low にアサートされた場合、TOE2-IP コアは TCPTxFfFull を High に
アサートし、ユーザ回路からのデータ書き込みを防止します。
通常の動作においてアサートされた TCPTxFfFull は以下2つのケースでネゲートします。
1)
RstB を Low アサートすると IP コアはリセット状態となります。 その後コアはリセット状態を継続しますが、この間にユ
ーザ・ロジックは各パラメータをコアに書き込みます。 ユーザ・ロジックがパラメータの設定を終え RST レジスタに’0’を
ライトするとコア動作が開始され、TCTPxFfFull がネゲートされます。 このコアのリセット期間内ではコア内の送信デー
タ・バッファも同じくリセット状態のため、TCPTxFfFull フラグをアサートすることでユーザ・ロジックからのデータ書き込
みを防止します。
図 4: TCPTxFfFull はコアのリセット解除
はコアのリセット解除でネゲート
解除でネゲート
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TOE2-IP Core
2)
ConnOn が’1’となってコネクションが確立されたが CMD レジスタがデータ送信にセットされていない状態で
TCPTxFfFull はアサート状態となります。 送信データ・バッファのリード・ポインタは受信した ACK パケットのアクノリッ
ジ番号に関係しているためです。 ConnOn=’1’でポートがオープンされるとアクノリッジ番号とリード・ポインタも更新され
TCPTxFfFull がアサートされます。 送信データ・バッファのライト・ポインタはユーザ回路から CMD レジスタにデータ送
信を指示されると更新されるため、TCPTxFfFull は図 5 に示すタイミングでネゲートします。
図 5: TCPTxFfFull はポートのオープンでアサートされるが送信指示
はポートのオープンでアサートされるが送信指示でネゲートされる
送信指示でネゲートされる
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Design Gateway Co., Ltd.
IP コアがターゲットからデータを受信すると受信データ・バッファ内に保存されます。 ユーザ回路は FIFO インターフェイ
スを介して受信データを図 6 に示すタイミングで読み出すことができます。 ユーザ回路は TCPRxFfEmpty をモニタして
データの読み出しが可能かどうかを確認します。 TCPRxFfEmpty が’0’にクリアされていればデータを読み出すことが
できます。受信データ・バッファの読み出しは TCPRxFfRdEn を’1’にセットして行いますが、受信データは次のクロック
期間に TCPRxFfRdData に出力されます。 データの読み出し中に TCPRxFfEmpty が’1’にアサートされた場合、ユーザ
回路は TOERRxFfRdEn を同じクロック期間内で’0’としなくてはなりません。 送信データ・バッファと似ていますが、IP コ
アはコネクションのオープン時に TCPRxFfFlush を’1’にアサートして受信データ・バッファをクリアするのでユーザ回路
はこの信号をモニタすることで受信バッファがクリアされたことを知ることができます。
③ TCPRxFfRdEnはTCPRxFfEmptyが’1'にアサートされた
場合は同じクロック周期でネゲートしなくてはならない
④ TCPRxFfFlush=’1'とすると受信
FIFO内の全データはクリアされる
Clk
TCPRxFfEmpty
4
TCPRxFfRdEn
3
1
TCPRxFfRdData[7:0]
D0
Dn
Dn+1
2
TCPRxFfFlush
② TCPRxFfRdDataはTCPRxFfRdEnを’1'にア
サートした次のクロック周期で出力される
① TCPRxFfRdEnはTCPRxFfEmptyが’0'にネゲートし
た同じクロック周期でアサートすることも可能
図 6: Empty フラグによる受信
フラグによる受信データ・バッファ
受信データ・バッファ I/F のタイミング・チャート
更に受信 FIFO の状態は TCPRxFfRdCnt から確認することができます。 この信号は受信 FIFO 内の残りデータ量を示
します。 このためユーザ回路は図 7 に示すように TCPRxFfRdEn=’1’として読み出すデータ量を、この信号の残量情
報で決めることができます。
Clk
TCPRxFfRdCnt[15:0]
TCPRxFfRdEn
TCPRxFfRdData[7:0]
5
1
D0
D1
D2
D3
D4
① TCPRxFfRdCntの値を確認することでTCPRxFfRdEn=’1'
で読み出すデータ数を決めることができる
図 7: FIFO 残量カウンタ
残量カウンタ情報
カウンタ情報による
情報による受信
による受信データ・バッファ
受信データ・バッファ I/F のタイミング・チャート
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TOE2-IP Core
コアの検証方法
コアの検証方法
本 TOE2-IP コア製品には Xilinx 純正の評価ボードで実機動作する Vivado リファレンス・デザイン・プロジェクトが同梱さ
れているため、実ボードでの動作確認が可能です。 また、ドキュメントで示されていない細かい信号タイミング等につい
ては、リファレンス・デザインに ChipScope を追加して実機動作させることで、実波形を観測・確認することが可能です。
必要とされる
必要とされる環境
とされる環境と
環境と設計スキルについて
設計スキルについて
本コアの実機動作確認やデザイン・ゲートウェイ社へのサポート依頼には Xilinx 純正の評価ボードが必要となるため、
ユーザ側でコア購入時に手配してください。 また、Xilinx 社の MAC-IP コア(EF-DI-TEMAC)も別途必要となりますのでご
注意ください。
本コアを使ってユーザ・システムを設計・実装するためには、HDL 言語設計技術・TCP/IP プロトコル知識および Vivado
ツールによるデザイン実装経験を必要とします。
注文情報
本製品は Xilinx 代理店から、あるいはデザイン・ゲートウェイ社から直接購入することが可能です。 また、デバイス・フ
ァミリに応じて現在以下のコアのラインナップが用意されています。 それ以外のファミリに対応した TOE2-IP コアにつき
ましては DesignGateway 社までお問い合わせください。
表 6: コアのラインナップ
コアのラインナップ
コア型番
コア型番
TOE2-IP-AT7
TOE2-IP-KC7
TOE2-IP-VT7
TOE2-IP-ZQ7
対応ファミリ
対応ファミリ
Artix-7
Kintex-7
Virtex-7
Zynq-7000
Vivado 環境
Vivado2014.1 又はそれ以降
Vivado2014.1 又はそれ以降
Vivado2014.1 又はそれ以降
Vivado2014.1 又はそれ以降
検証用評価ボード
検証用評価ボード
AC701
KC705
VC707
ZC706 (注)
説明
Artix-7 対応 TOE2-IP コア
Kintex-7 対応 TOE2-IP コア
Virtex-7 対応 TOE2-IP コア
Zynq-7000 対応 TOE2-IP コア
注: ZC706 での TOE2-IP コア実機評価には、別途 RJ45 を SFP+に変換するアダプタが必要です。 ZC706 オン・ボード搭
載の RJ45 コネクタは Zynq 内 ARM コアのプロセッサ・システムと直結しており FPGA 内部ファブリックへの接続リソースが
ないため、TOE2-IP コアとは接続できません。 従って ZC706 評価には以下のような RJ45 SFP+変換アダプタが必要となり
ます。
ZC706 評価用 RJ45 SFP+変換アダプタ例:
メーカ: Finisar
型番: FCLF-8520-3
URL: http://jp.finisar.com/products/optical-modules/sfp/FCLF-8520-3FCLF-8521-3
入手: DigiKey にて購入可能
更新履歴
リビジョン
1.0
1.1
1.2
1.3
1.4
1.5
2.0
2.0J
2.1J
14
日時
Dec-03-2012
Dec-11-2012
Nov-19-2013
Nov-28-2013
Mar-13-2014
Apr-24-2014
Aug-07-2014
2014/10/30
2014/11/25
説明
New release
Update IP port and buffer size description
Update Figure1
Add AC701 Support
Update port name and add more description for Transmit operation
Add VC707 Support
Update IP to support full-duplex
最新の Full Duplex 機能に対応したコアの日本語版データシートを発行
TCPTxFfFull の動作詳細情報を追加, Zynq7000 の暫定対応情報
2014/11/25